LZS

Allgemeine Informationen

• Wahlmodul für BPT, EEI ,ME, IuK u. WING ab dem 5. Semester im WS
• Vorlesung: Fr., 09:00 - 12:00 Uhr (im 14-tägigen Rythmus)
• Ort: Seminarraum SR 01.030 am LZS (Röthelheim-Campus)
• Zeitlicher Umfang: 2 SWS (Vorlesung) / ECTS: 2,5
• Ansprechpartner: M.Sc. Tobias Rumpel
• Anmeldung: StudON
• Die Vorlesungsfolien werden online zur Verfügung gestellt und sind in englischer Sprache verfasst. Nach Absprache mit den Teilnehmern wird die Vorlesung auf deutsch oder englisch gehalten.
• Zur Vorlesung ist ein Buch erhältlich:

The Small Book About Design-for-Test
A comprehensive guide to Design-for-Test methods in the semiconductor industry
154 Seiten (Paperback oder E-Book)
ISBN-13: 9783819276651, Verlag: BoD - Books on Demand

Einführungsvideo

Diese Vorlesung vermittelt die Grundlagen des Testfreundlichen Schaltungsentwurfs (Design-for-Test). Schwerpunkte hierbei sind digitale Schaltungselemente mit detaillierten Darstellungen zu:

• Fehlermodellierung
• Prüfbus (Scan Design)
• Eingebauter Selbsttest (Built-ln Self-Test)
• Allgemeine Testbarkeitsprobleme

Als generelle Prinzipien, die auch für andere technische Disziplinen gültig sind, werden im Rahmen der Vorlesung herausgearbeitet:

• Komplexität und ihre Beherrschung
• Strukturierte und funktionsorientierte Methoden
• Optimierungen im Entwicklungsprozess und ihre Abhängkeit von Marktsegmenten

Gliederung

 Einführung und Motivation

• Test, Verifikation, Validierung
• Physikalische Defekte, Qualität, Ausbeute
• IC Herstellung, Test Insertions, Testautomatisierung

 Wirtschaftliche Bedeutung von Test und Testbarkeit

• Gewinn- und Verlustrechnung
• Entwicklunsgkosten
• Bedeutung des Herstellvolumens
• Qualitätslevel
• Kosten für Diagnose und Kundenretouren

 Fehlermodelle als Steuergröße

• Abstraktionsebenen
• Defekte und Fehlermodelle
• Fehlerüberdeckung
• Testmusterentwicklung

 Techniken zur Fehlersimulation

• Maschinenidentifikation
• Komplexität der Fehlersimulation
• Äquivalenzklassen
• Nebenläufige Fehlersimulation
• Andere Fehlersimulationsmethoden: Deduktive, Musterparallele

 Scan Design für digitale Schaltungen

• Sequenzielle und kombinatorische Schaltkreise
• Multiplexed FF Scan Design
• Level Sensitive Scan Design

 Automated Test Pattern Generation

• D-Kalkül
• Branch-and-Bound Algorithmen

 Eingebauter Selbsttest

• Prinzip
• Elemente des Selbsttests
• Pseudo-Zufallszahlengenerierung mittels LFSR
• Andere Zufallszahlengeneratoren: CA, Ring Oscillators
• Datenkomprimierung durch Signatureanalyse
• Maskierungswahrscheinlichkeit
• Eingebauter Selbsttest mit Scan-Ketten (STUMPS)

 Komprimierungsverfahren für Scan

• Dekompressionstechniken
• Kompaktierung
• Hierarchisches Scan Design

 Vertiefende Themen zum Logiktest

• IDDQ-Test
• Dynamischer Test
• Cell-aware Fehlermodell

 Test von eingebetteten Speichern

• Klassifizierung eingebetteter Speicher
• Typische Defekte für Speicher
• Testalgorithmen
• Eingebauter Selbsttest

 Halbleiter- und EDA-Markt

• Marktpyramide für Elektronische Geräte
• Marktbeteiligte
• Stabile Verkaufspreise und steigende Funktionalität

 Teststeuerung, Leiterplatten- und Systemtest

• Boundary-Scan, IEEE 1149.1 und IEEE 1687 Standard
• Testmode-Aktivierung

 Test von Analog- und Hochfrequenzmodulen

• Typische Elemente und Parameter
• Messungen und Überprüfen von Limits
• Systemtest für Hochfrequenzmodule

 Systemstudien und Zusammenfassung

• System-on-Chip
• Automobilelektronik
• DRAM