Realisierung Hazard-freier Asynchroner Schaltungen im FPGA
Betreuer: M.Sc. Florian Deeg
Vortragender: Michael Baumgartl
Problemstellung: In asynchronen Schaltungen können dynamische Effekte zu Fehlern führen. Eine Hauptfehlerquelle sind dabei Hazards, welche sich als kurzzeitiges Fehlsignal in kombinatorischen Schaltungen oder in sequentiellen Schaltungen sogar als dauerhafter falscher Zustand auswirken können. Um einen Prototypen einer integrierten Schaltung zur Validierung zu realisieren, können FPGAs genutzt werden, welche programmierbare Hardware darstellen. Gängige FPGAs sind jedoch für synchrone Schaltungen ausgelegt und die Software zur Hardware-Realisierung kann unter Umständen mit asynchronen Designs nicht umgehen.
Problemlösung: Es sollen Hazard-freie Schaltungen im FPGA entwerfen werden, indem LUTs und ihre unterschiedlichen Verzögerungszeiten am Eingang so verschaltet werden, dass Hazards eliminiert werden können. Dieses Vorgehen soll automatisiert werden, damit ein CAD-Tool zum Asynchronen Design entsteht, welches Hazard-freie Schaltungen implementiert.
Durchführung:
Durchführung ist in drei Teilen geplant:
- Einarbeitung in die Theorie (Asynchrones Design, FPGA)
- Aufstellen des Algorithmus‘ zur Eliminierung von Hazards
- Realisierung einer Beispielschaltung im FPGA
Termin: 12.07.2023