Entwurf eines Full-Adders mit Implikations- und Inhibitionsgattern
Betreuer: M.Sc. Jingang Zhang
Vortragender:
Problemstellung: : Gängige Full-Adder-Realisierungen basieren auf AND-, OR- und XOR-Gattern in kaskadierter Struktur. In asynchronen Schaltungen können dabei Hazards (statische und dynamische) entstehen. Ziel dieser Arbeit ist die Neuentwicklung eines 1-Bit-Full-Adders ausschließlich unter Verwendung von Implikations- und Inhibitionsgattern.
Problemlösung: Ausgehend von den booleschen Funktionen des Full-Adders (Summe und Carry) sollen äquivalente Ausdrücke abgeleitet werden, die sich mit möglichst wenigen Implikations- und Inhibitionsgattern realisieren lassen. Dabei können Zwischenrepräsentationen auf Basis von Multiplexern, PL- oder BAA-Strukturen verwendet werden, sofern diese die Herleitung vereinfachen. Die resultierende Schaltung soll in einer asynchronen Umgebung simuliert und hinsichtlich möglicher Hazards analysiert werden.
Durchführung:
Die Durchführung ist in vier Teilen geplant:
- Mathematische Analyse
- Darstellung im SFP, Flow-Chart, SFG und Modul-View
- Schaltungsentwurf und Simulation
- Dokumentation und Harzard-Analyse
Termin: 04.02.2027