Realisierung einer Boundary-Scan Architektur in VHDL
Betreuer: Dipl.-Ing. Farouk Babba
Vortragender: Achim Steinthaler
Problemstellung: JTAG ist eine zusätzliche Komponente, die sich heutzutage in fast allen integrierten Schaltungen befindet. Sie besteht aus Inputs, Outputs, Registern, etc. Es gibt zwei Registertypen nämlich Befehl- und Datenregistern. Die Auswahl von Registern erfolgt über einen TAP-Controller und wird über Multiplexer selektiert. Vor der Fertigung der Hardware Ebene ist es sinnvoll, die Arbeit softwaremäßig zu simulieren und mit einer konfigurierbaren integrierten Schaltung wie FPGA prototyphaft zu verifizieren.
Problemlösung: Es sollen Boundary Scan Komponenten (Register und Decoder Units) in VHDL realisiert werden. Dabei soll den Zusammenhang (Funktionsbeschreibung) und die Digitale Schaltung (Strukturbeschreibung) erstellt werden. Anschließend sind beide Realisierungen mithilfe einer Testbench zu simulieren, zu verifizieren und mit der Spezifikation zu vergleichen. (Als Zusatz kann hier die Realisierung auf einem FPGA hinzugefügt werden).
Durchführung:
- Einarbeiten in JTAG mit Hilfe des TAP-Controllers
- Realisierung der Befehlregistern und Datenregistern sowie die Multiplexer und Decoder Unit und als in der Literatur angegebene Schaltung
- Testbench zur Simulation des JTAG mit Hilfe des TAP-Controllers
- Erweiterbar auf: (wenn möglich!)
- Realisierung auf einem FPGA
- Aufbau eines Addon-Boards für das FPGA Board mit LEDs (siehe Muhmy Systems Platine)
Termin: 23.06.2016 14:45 Uhr