Verifikation eines TinyALU mit UVM
Betreuer: M.Sc. Jingang Zhang
Vortragender: Enze Lu
Problemstellung: : Der TinyALU ist ein einfaches arithmetisch-logisches Bauteil (ALU), das in dem Lehrbuch „The UVM Primer“ von Ray Salemi als Standard-Beispiel für die Hardware-Verifikation dient (Universal Verification Methodology – UVM). Traditionelle, manuell erstellte Testbenches sind häufig unvollständig, schwer wiederverwendbar und bieten keine ausreichende funktionale Abdeckung. Ziel dieser Arbeit ist die vollständige Entwicklung eines UVM-konformen Testbenches für den TinyALU, um die Vorteile von constrained-random Testing, funktionaler Coverage und Scoreboarding praxisnah zu erlernen.
Problemlösung: Ausgehend von der Spezifikation des TinyALU (Operationen: ADD, AND, NOT, MUL mit Start/Done-Handshake) soll ein modularer UVM-Testbench erstellt werden. Dieser umfasst die zentralen UVM-Komponenten (Transaction, Driver, Monitor, Sequencer, Agent, Environment und Test) sowie ein einfaches Coverage-Modell. Der Fokus liegt auf der systematischen Umsetzung der in „The UVM Primer“ vorgestellten Konzepte.
Durchführung:
Die Durchführung ist in vier Teilen geplant:
- Analyse der TinyALU-Spezifikation und der UVM-Architektur
- Darstellung des Aufbaus der Testbench (Blockdiagramme, Klassendiagramme und Sequenzdiagramme)
- Implementierung und Simulation des UVM-Testbenches in SystemVerilog (z. B. mit QuestaSim oder ModelSim)
- Dokumentation, Coverage und Vergleich mit einer konventionellen Testbench
Termin: 09.07.2026