Allgemeine Hinweise
Vorlesungen und Übungen des LZS werden online angeboten und vom LZS zur Verfügung gestellt. Die Dateien sind urheberrechtlich geschützt und dürfen nicht an Dritte weitergeben werden. Mit dem Download einer Datei stimmen sie dieser Regelung zu. Die Zugangsdaten zum Download erhalten sie rechtzeitig zum Vorlesungsbeginn.
Die Vorlesungen zu EIS I werden als mp4-Datei zur Verfügung gestellt und können mit jedem gängigen Videoplayer abgespielt werden. In einigen Browsern (z.B. Firefox) ist es auch möglich diese direkt abzuspielen. Zum jeweiligen Video gibt es zusätzlich ein Handout als PDF. Die Dateien stehen immer BIS ZUM NÄCHSTEN Vorlesungstermin zur Verfügung. Die Aufgabenstellungen zusammen mit den Lösungen werden vor der jeweiligen Vorlesung als PDF zur Verfügung gestellt und sind selbständig zu lösen. Zumoffiziellen Übungstermin findet eine Videokonferenz über MS Teams/ZOOM statt. Hier können Fragen gestellt werden, die sofort oder beim nächsten Termin beantwortet werden. Fragen WERDEN von den Studenten schriftlich per email vorab formuliert und zugesendet. Die Fragen und Lösungen werden dann auf der Webseite im Nachgang zusammengefasst, und stehen für die Dauer der Vorlesungszeit bis zu den schriftlichen Prüfungen zur Verfügung. Eine Anmeldung bei MS Teams/Zoom über das IdM-Portal ist Voraussetzung, um an der Videokonferenz teilnehmen zu können. Fragen können in Ausnahmefällen per Videokonferenz auch individuell an den jeweiligen Kursadministrator oder Kurstutor gestellt werden.
Downloads zur Vorlesung EIS I
- Kapitel 1.1 Introduction
- Kapitel 1.2.1 Review Digital Logic
- Kapitel 1.2.2 Zusatz Low Active RS-Latch
- Kapitel 1.2.3 Bemerkungen, Time and Power
- Kapitel 1.3 Digital Integrated Circuit Design
- Kapitel 1.4 Computer Aided Design of Digital Circuits
- Kapitel 1.5 The Challenges Ahead
- Kapitel 2.1 MOS Transistors
- Kapitel 2.2 Structure and Operation of the MOS Transistor
- Kapitel 2.3 Threshold Voltage of the MOS Transistor
- Kapitel 2.4 First Order Current Voltage Characteristics
- Kapitel 2.5 Derivation of Velocity Saturated Current Equations
- Kapitel 2.6 Subthreshold Conduction
- Kapitel 2.7 Capacitances of the MOS Transistor
- Kapitel 3.1 Fabrication Layout Simulation
- Kapitel 3.2 IC Fabrication Technology
- Kapitel 3.3 Layout Basics
- Kapitel 3.4 Modeling the MOS Transistor for Circuit Simulation
- Kapitel 4.1 MOS Inverter Circuits
- Kapitel 4.2 Voltage Transfer Characteristics
- Kapitel 4.3 Noise Margin Definitions
- Kapitel 4.4 Resistive Load Inverter Design
- Kapitel 4.5 NMOS Transistor as Load Devices
- Kapitel 4.6 Complementary MOS Inverters
- Kapitel 4.7 Pseudo NMOS Inverters
- Kapitel 4.8 Sizing Inverters
- Kapitel 4.9 Tristate Inverters
- Kapitel 5.1 Static MOS Gate Circuits
- Kapitel 5.2 CMOS Gate Circuits
- Kapitel 5.3 Complex CMOS Gates
- Kapitel 5.4 XOR and XNOR Gates
- Kapitel 5.5 Multiplexer Circuits
- Kapitel 5.6 Flip Flop and Latches
- Kapitel 5.7 D Flip Flop and Latches
- Frohe Weihnachten
- Kapitel 5.8 Power Dissipation in CMOS Gates
- Kapitel 5.9 Power and_Delay Tradeoffs
- Kapitel 6.1 High Speed CMOS Logic Design
- Kapitel 6.2 Switching Time Analysis
- Kapitel 6.3 Detailed Load Capacitance Calculation
- Kapitel 6.4 Improving Delay Calculation with Input Slope
- Kapitel 6.5 Gate Sizing for Optimal Path Delay
- Kapitel 6.6.1 Optimizing Paths with Logical Effort
- Kapitel 6.6.2 Optimizing Paths with Logical Effort
- Kapitel 7.1 Transfer Gate and Dynamic Logic Design
- Kapitel 7.2 CMOS Transmission Gate Logic
- Kapitel 7.3 Multiplexers Using CMOS Transfer Gates
- Kapitel 7.4 Dynamic D-Latches and D-Flip-Flops
- Handout zu Kapitel 1.1 bis 1.2.2
- Handout zu Kapitel 1.2.3 bis 1.5
- Handout zu Kapitel 2.1 bis 2.3
- Handout zu Kapitel 2.4 bis 2.6
- Handout zu Kapitel 2.7
- Handout zu Kapitel 3.1 bis 3.4
- Handout zu Kapitel 4.1 bis 4.4
- Handout zu Kapitel 4.5 bis 4.9
- Handout zu Kapitel 5.1 bis 5.2
- Handout zu Kapitel 5.3 bis 5.7
- Handout zu Kapitel 5.8 bis 5.9
- Handout zu Kapitel 6.1 bis 6.3
- Handout zu Kapitel 6.4 bis 6.6.1
- Handout zu Kapitel 6.6.2
- Handout zu Kapitel 7.1
- Handout zu Kapitel 7.2
- Handout zu Kapitel 7.3
- Handout zu Kapitel 7.4
- Useful Parameters and Constants
- Übung 1 (Angabe)
- Übung 1 (Lösung)
- Übung 2 (Angabe)
- Übung 2 (Lösung)
- Übung 3 (Angabe)
- Übung 3 (Lösung)
- Übung 4 (Angabe)
- Übung 4 (Lösung)
- Übung 5 (Angabe)
- Übung 5 (Lösung)
- Übung 6 (Angabe)
- Übung 6 (Lösung)
- Übung 7 (Angabe)
- Übung 7 (Lösung)
- Übung 8 (Angabe)
- Übung 8 (Lösung)
- Übung 9 (Angabe)
- Übung 9 (Lösung)
- Übung 10 (Angabe)
- Übung 10 (Lösung)
- Übung 11 (Angabe)
- Übung 11 (Lösung)
- Übung 12 (Angabe)
- Übung 12 (Lösung)
Downloads zur Vorlesung DfT
General information
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The lectures on EIS I are provided as mp4 files and can be played with any common video player. In some browsers (e.g. Firefox) it is also possible to play them directly. For each video there is an additional handout as PDF. The files are always available UNTIL THE NEXT lecture date. The exercises together with the solutions will be provided as PDF before the respective lecture and have to be solved independently. A video conference via MS Teams/ZOOM will take place on the official exercise date. Here questions can be asked, which will be answered immediately or at the next appointment. Questions WILL be formulated and sent by the students in writing via email in advance. The questions and solutions will then be summarized on the website as a follow-up, and will be available for the duration of the lecture period until the written exams. Registration with MS Teams/Zoom via the IdM portal is required to participate in the video conference. In exceptional cases, questions can also be asked individually via video conference to the respective course administrator or course tutor.
Downloads to Lecture Design of Integrated Circuits I
- Kapitel 1.1 Introduction
- Kapitel 1.2.1 Review Digital Logic
- Kapitel 1.2.2 Zusatz Low Active RS-Latch
- Kapitel 1.2.3 Bemerkungen, Time and Power
- Kapitel 1.3 Digital Integrated Circuit Design
- Kapitel 1.4 Computer Aided Design of Digital Circuits
- Kapitel 1.5 The Challenges Ahead
- Kapitel 2.1 MOS Transistors
- Kapitel 2.2 Structure and Operation of the MOS Transistor
- Kapitel 2.3 Threshold Voltage of the MOS Transistor
- Kapitel 2.4 First Order Current Voltage Characteristics
- Kapitel 2.5 Derivation of Velocity Saturated Current Equations
- Kapitel 2.6 Subthreshold Conduction
- Kapitel 2.7 Capacitances of the MOS Transistor
- Kapitel 3.1 Fabrication Layout Simulation
- Kapitel 3.2 IC Fabrication Technology
- Kapitel 3.3 Layout Basics
- Kapitel 3.4 Modeling the MOS Transistor for Circuit Simulation
- Kapitel 4.1 MOS Inverter Circuits
- Kapitel 4.2 Voltage Transfer Characteristics
- Kapitel 4.3 Noise Margin Definitions
- Kapitel 4.4 Resistive Load Inverter Design
- Kapitel 4.5 NMOS Transistor as Load Devices
- Kapitel 4.6 Complementary MOS Inverters
- Kapitel 4.7 Pseudo NMOS Inverters
- Kapitel 4.8 Sizing Inverters
- Kapitel 4.9 Tristate Inverters
- Kapitel 5.1 Static MOS Gate Circuits
- Kapitel 5.2 CMOS Gate Circuits
- Kapitel 5.3 Complex CMOS Gates
- Kapitel 5.4 XOR and XNOR Gates
- Kapitel 5.5 Multiplexer Circuits
- Kapitel 5.6 Flip Flop and Latches
- Kapitel 5.7 D Flip Flop and Latches
- Frohe Weihnachten
- Kapitel 5.8 Power Dissipation in CMOS Gates
- Kapitel 5.9 Power and_Delay Tradeoffs
- Kapitel 6.1 High Speed CMOS Logic Design
- Kapitel 6.2 Switching Time Analysis
- Kapitel 6.3 Detailed Load Capacitance Calculation
- Kapitel 6.4 Improving Delay Calculation with Input Slope
- Kapitel 6.5 Gate Sizing for Optimal Path Delay
- Kapitel 6.6.1 Optimizing Paths with Logical Effort
- Kapitel 6.6.2 Optimizing Paths with Logical Effort
- Kapitel 7.1 Transfer Gate and Dynamic Logic Design
- Kapitel 7.2 CMOS Transmission Gate Logic
- Kapitel 7.3 Multiplexers Using CMOS Transfer Gates
- Kapitel 7.4 Dynamic D-Latches and D-Flip-Flops
- Kapitel 1.1 Introduction
- Kapitel 1.2.1 Review Digital Logic
- Kapitel 1.2.2 Zusatz Low Active RS-Latch
- Kapitel 1.2.3 Bemerkungen Time and Power
- Kapitel 1.3 Digital Integrated Circuit Design
- Kapitel 1.4 Computer Aided Design of Digital Circuits
- Kapitel 1.5 The Challenges Ahead
- Kapitel 2.1 MOS Transistors
- Kapitel 2.2 Structure and Operation of the MOS Transistor
- Kapitel 2.3 Threshold Voltage of the MOS Transistor
- Kapitel 2.4 First Order Current Voltage Characteristics
- Kapitel 2.5 Derivation of Velocity Saturated Current Equations
- Kapitel 2.6 Subthreshold Conduction
- Kapitel 2.7 Capacitances of the MOS Transistor
- Kapitel 3.1 Fabrication Layout Simulation
- Kapitel 3.2 IC Fabrication Technology
- Kapitel 3.3 Layout Basics
- Kapitel 3.4 Modeling the MOS Transistor for Circuit Simulation
- Kapitel 4.1 MOS Inverter Circuits
- Kapitel 4.2 Voltage Transfer Characteristics
- Kapitel 4.3 Noise Margin Definitions
- Kapitel 4.4 Resistive Load Inverter Design
- Kapitel 4.5 NMOS Transistor as Load Devices
- Kapitel 4.6 Complementary MOS Inverters
- Kapitel 4.7 Pseudo NMOS Inverters
- Kapitel 4.8 Sizing Inverters
- Kapitel 4.9 Tristate Inverters
- Kapitel 5.1 Static MOS Gate Circuits
- Kapitel 5.2 CMOS Gate Circuits
- Kapitel 5.3 Complex CMOS Gates
- Kapitel 5.4 XOR and XNOR Gates
- Kapitel 5.5 Multiplexer Circuits
- Kapitel 5.6 Flip Flop and Latches
- Kapitel 5.7 D Flip Flop and Latches
- Frohe Weihnachten
- Kapitel 5.8 Power Dissipation in CMOS Gates
- Kapitel 5.9 Power and_Delay Tradeoffs
- Kapitel 6.1 High Speed CMOS Logic Design
- Kapitel 6.2 Switching Time Analysis
- Kapitel 6.3 Detailed Load Capacitance Calculation
- Kapitel 6.4 Improving Delay Calculation with Input Slope
- Kapitel 6.5 Gate Sizing for Optimal Path Delay
- Kapitel 6.6.1 Optimizing Paths with Logical Effort
- Kapitel 6.6.2 Optimizing Paths with Logical Effort
- Kapitel 7.1 Transfer Gate and Dynamic Logic Design
- Kapitel 7.2 CMOS Transmission Gate Logic
- Kapitel 7.3 Multiplexers Using CMOS Transfer Gates
- Kapitel 7.4 Dynamic D-Latches and D-Flip-Flops
- Handout to Chapter 1 bis 1.2.2
- Handout to Chapter 1.2.3 bis 1.5
- Handout to Chapter 2.1 bis 2.3
- Handout to Chapter 2.4 bis 2.6
- Handout to Chapter 2.7
- Handout to Chapter 3.1 bis 3.4
- Handout to Chapter 4.1 bis 4.4
- Handout to Chapter 4.5 bis 4.9
- Handout to Chapter 5.1 bis 5.2
- Handout to Chapter 5.3 bis 5.7
- Handout to Chapter 5.8 bis 5.9
- Handout to Chapter 6.1 bis 6.3
- Handout to Chapter 6.4 bis 6.6.1
- Handout zu Chapter 6.6.2
- Handout to Chapter 7.1
- Handout zu Chapter 7.2
- Handout zu Chapter 7.3
- Handout zu Chapter 7.4
- Useful Parameters and Constants
- Exercise 1 (Indication)
- Exercise 1 (Solution)
- Exercise 2 (Indication)
- Exercise 2 (Solution)
- Exercise 3 (Indication)
- Exercise 3 (Solution)
- Exercise 4 (Indication)
- Exercise 4 (Solution)
- Exercise 5 (Indication)
- Exercise 5 (Solution)
- Exercise 6 (Indication)
- Exercise 6 (Solution)
- Exercise 7 (Indication)
- Exercise 7 (Solution)
- Exercise 8 (Indication)
- Exercise 8 (Solution)
- Exercise 9 (Indication)
- Exercise 9 (Solution)
- Exercise 10 (Indication)
- Exercise 10 (Solution)
- Exercise 11 (Indication)
- Exercise 11 (Solution)
- Exercise 12 (Indication)
- Exercise 12 (Solution)