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Testfreundlicher Schaltungsentwurf - Design-for-Test (DfT)

Allgemeine Informationen

  • Wahlmodul für BPT, EEI ,ME, IuK u. WING ab dem 5. Semester im WS
  • Vorlesung: Fr., 09:00 - 12:00 Uhr
  • Vorlesung wird nach Möglichkeit in Präsenz abgehalten, online-Angebot nach Rücksprache mit den Teilnehmern zum ersten Vorlesungstermin am 29.10.2021 um 9:00 Uhr
  • abweichender erster Vorlesungstermin: Fr., 29.10.2021 09:00 - 12:00 Uhr
  • Ort: Seminarraum SR 01.030 am LZS (Röthelheim-Campus)
  • Zeitlicher Umfang: 2 SWS (Vorlesung) / ECTS: 2,5
  • Ansprechpartner: M.Sc. Tobias Rumpel
  • Anmeldung: Sekretariat LZS oder StudON
  • Die Vorlesungsfolien werden online zur Verfügung gestellt. Zusätzlich wird ein Skript bereitgestellt, das wesentliche Themen der Veranstaltung abdeckt und ein Literaturverzeichnis enthält. Sowohl Folien als auch Skript sind in englischer Sprache verfasst. Die Vorlesung selbst wird auf deutsch gehalten.


Inhalt

Einführungsvideo

Diese Vorlesung vermittelt die Grundlagen des Testfreundlichen Schaltungsentwurfs (Design-for-Test). Schwerpunkte hierbei sind digitale Schaltungselemente mit detaillierten Darstellungen zu:

  • Fehlermodellierung
  • Prüfbus (Scan Design)
  • Eingebauter Selbsttest (Built-ln Self-Test)
  • Allgemeine Testbarkeitsprobleme

Als generelle Prinzipien, die auch für andere technische Disziplinen gültig sind, werden im Rahmen der Vorlesung herausgearbeitet:

  • Komplexität und ihre Beherrschung
  • Strukturierte und funktionsorientierte Methoden
  • Optimierungen im Entwicklungsprozess und ihre Abhängkeit von Marktsegmenten

Gliederung

lzs pfeil Einführung und Motivation

  • Test, Verifikation, Validierung
  • Physikalische Defekte, Qualität, Ausbeute
  • IC Herstellung, Test Insertions, Testautomatisierung

lzs pfeil Wirtschaftliche Bedeutung von Test und Testbarkeit

  • Gewinn- und Verlustrechnung
  • Entwicklunsgkosten
  • Bedeutung des Herstellvolumens
  • Qualitätslevel
  • Kosten für Diagnose und Kundenretouren

lzs pfeil Fehlermodelle als Steuergröße

  • Abstraktionsebenen
  • Defekte und Fehlermodelle
  • Fehlerüberdeckung
  • Testmusterentwicklung

lzs pfeil Techniken zur Fehlersimulation

  • Maschinenidentifikation
  • Komplexität der Fehlersimulation
  • Äquivalenzklassen
  • Nebenläufige Fehlersimulation
  • Andere Fehlersimulationsmethoden: Deduktive, Musterparallele

lzs pfeil Scan Design für digitale Schaltungen

  • Sequenzielle und kombinatorische Schaltkreise
  • Multiplexed FF Scan Design
  • Level Sensitive Scan Design

lzs pfeil Automated Test Pattern Generation

  • D-Kalkül
  • Branch-and-Bound Algorithmen

lzs pfeil Eingebauter Selbsttest

  • Prinzip
  • Elemente des Selbsttests
  • Pseudo-Zufallszahlengenerierung mittels LFSR
  • Andere Zufallszahlengeneratoren: CA, Ring Oscillators
  • Datenkomprimierung durch Signatureanalyse
  • Maskierungswahrscheinlichkeit
  • Eingebauter Selbsttest mit Scan-Ketten (STUMPS)

lzs pfeil Komprimierungsverfahren für Scan

  • Dekompressionstechniken
  • Kompaktierung
  • Hierarchisches Scan Design

lzs pfeil Vertiefende Themen zum Logiktest

  • IDDQ-Test
  • Dynamischer Test
  • Cell-aware Fehlermodell

lzs pfeil Test von eingebetteten Speichern

  • Klassifizierung eingebetteter Speicher
  • Typische Defekte für Speicher
  • Testalgorithmen
  • Eingebauter Selbsttest

lzs pfeil Halbleiter- und EDA-Markt

  • Marktpyramide für Elektronische Geräte
  • Marktbeteiligte
  • Stabile Verkaufspreise und steigende Funktionalität

lzs pfeil Teststeuerung, Leiterplatten- und Systemtest

  • Boundary-Scan, IEEE 1149.1 und IEEE 1687 Standard
  • Testmode-Aktivierung

lzs pfeil Test von Analog- und Hochfrequenzmodulen

  • Typische Elemente und Parameter
  • Messungen und Überprüfen von Limits
  • Systemtest für Hochfrequenzmodule

lzs pfeil Systemstudien und Zusammenfassung

  • System-on-Chip
  • Automobilelektronik
  • DRAM

 

 

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